Özbek, Mehmet EfeÖzbek, Mehmet EfeNaser, Anwer SabahDepartment of Electrical & Electronics Engineering2024-07-072024-07-072021https://hdl.handle.net/20.500.14411/5540Paket sınıflandırması için içerik adreslenebilir belleğin davranışlarını taklit eden paralel işlem çoklu RAM'in donanım mimarisi bu tezde sunulmuştur. İnternet ağlarının hızındaki artışla birlikte, davetsiz misafirlerin tespit edilme hızı temel bir gereklilik haline geldi. Bu çalışmada, verilere erişmelerini önlemek için davetsiz misafirleri tespit etmek için hızlı ve verimli bir şekilde bir paket başlığı alanı kullanılmıştır. Xilinx'in FPGA kart tekniği kullanıldığında uygulama test sonuçları hızlı ve uyumluydu. Son olarak, bu paralel işlem çoklu RAM paket başlık algılayıcısının tasarımı, sentezi Vivado 2018.2 simülatörü kullanılarak gerçekleştirildi ve kodlama Verilog HDL dili ve Xilinx Artix-7 FPGA ile yazılmıştır. (Field Programmable Gate Array) kiti kullanıldı.The hardware architecture of the parallel process multiple RAM that emulates the behaviors of content addressable memory for packet classification is presented in this thesis. With the increase in Internet networks' speed, the speed of detection of intruders has become a basic requirement. In this work, a packet header field is used in a fast and efficient way to detect intruders to prevent them from accessing the data. The application test results were fast and compatible when used the FPGA board technique from Xilinx. Finally, the design, synthesis of this parallel process multiple RAM packet header detector has been achieved using Vivado 2018.2 simulator, and coding is written in Verilog HDL language and Xilinx Artix-7 FPGA (Field Programmable Gate Array) kit was used.enBilgisayar Mühendisliği Bilimleri-Bilgisayar ve KontrolComputer Engineering and Computer Science and ControlMaster Thesis682384059